Le Pci Express, Abrg Pci-e

Le PCI Express, abrg PCI-E ou PCIe HSTNN-LB42 (anciennement 3GIO, 3rd Generation Input/Output) est un standard 462337-001 dvelopp par Intel et introduit en 2004. Il spcifie un bus local srie (? bus PCI express ?) et un batterie compaq connecteur qui sert connecter des cartes d"extension sur la carte mre d"un ordinateur. Il est destin remplacer tous les connecteurs d"extension d"un PC, dont le PCI et l"AGP.
Sommaire
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* 1 Une volution du PCI
* 2 Les bases de PCIe
* 3 Voir aussi
o 3.1 Articles NBP6A48A1 connexes
o 3.2 Sources
* 4 Notes et rfrences

Une volution du PCI [modifier]

Un avantage du PCI Express est d"tre HSTNN-OB42 driv de la norme PCI (Peripheral Component Interconnect), ce qui permet aux constructeurs d"adapter simplement leurs cartes d"extension existantes, HSTNN-OB31 puisque seule la couche matrielle est modifier. D"autre part, il est suffisamment rapide pour pouvoir remplacer non seulement le PCI classique mais aussi l"AGP, un port HSTNN-IB42 rapide pour cartes graphiques. Il serait mme envisag dans l"avenir d"y connecter des priphriques externes.

Contrairement au PCI qui est HSTNN-IB32 reli au southbridge de la carte mre, le PCI Express est souvent disponible la fois au niveau du northbridge et du southbridge, il a mme t rcemment integr certains HSTNN-IB31 microprocesseur.

Alors que le PCI HSTNN-DB31 utilise un unique bus de largeur 32 bits bidirectionnel altern (half duplex) pour l"ensemble des priphriques, le PCI Express utilise une interface srie (de largeur 1 bit) base de lignes bidirectionnelles. On pourra HSTNN-C17C ainsi parler d"une carte mre possdant 20 lignes PCIe. Une ligne permet thoriquement des 460143-001 changes full duplex 250 Mo/s 455804-001 pour la version 1.1 du protocole. Les diffrents priphriques communiquent alors par change de paquets et l"arbitrage du bus PCI 454931-001 est remplac par un commutateur. Le principe de fonctionnement est semblable de la commutation de paquets selon un modle quatre couches :

* couche logicielle : codage/dcodage 441611-001 des paquets de donnes.

* couche transaction : 441425-001 rajout/suppression d"un en-tte de dbut et d"un en-tte de squencement ou de numrotation du paquet.

* couche liaison : rajout/suppression 440772-001 d"un code de correction d"erreur (contr?le de redondance cyclique).

* couche physique : transmission 436281-422 du paquet (transmission srie ? point point ?).

On parle de ports PCIe 1, 2, 4, 8, 16 et 32 pour diffrencier les ports 436281-361 en fonction du nombre de connecteurs de ligne dont ils disposent (respectivement 1, 2, 4, 8, 16 ou 32 lignes maximum). Un port 32 permet d'atteindre en thorie un dbit de 8 Go/s, soit 4 fois le dbit des ports AGP[1].

Un port 16 par exemple peut n"tre 436281-251 reli qu" 8 lignes PCIe ; il devra tout de mme avoir un apport de puissance lectrique ncessaire aux cartes 16. Une carte d"extension 16 fonctionnera sur ce port (mais probablement avec des performances non optimales), car le protocole PCIe prvoit la ngociation mutuelle du nombre432306-001 de lignes maximum supportes 411462-442 par les deux entits en relation. De mme, une carte (exemple : 1) peut tre connecte et fonctionnera correctement sur un port plus grand (exemple : 1, 2, ", 32).

En 2007 est apparu la deuxime 411462-321 gnration de PCIe : gen 2.0 Cette version permet, entre autres, de passer le dbit de 250 Mo/sec 500 Mo/sec par sens par lien. (le dbit de la premire gnration gen 1.0 est doubl).
Les bases de PCIe [modifier]

Deux liens diffrentiels 411462-261 permettent l'change de donnes en mission (direct) et rception (revers) entre deux points A & B.
'n' de ces liens 411462-141 constituent alors les chemins d'changes (lane) : PCIe 1x 2x 4x 8x.
Un signal mission ou rception HSTNN-LB31 est donc compos de deux fils en mode diffrentiel.
La combinaison des signaux HSTNN-DB32 mission et rception, soit 4 fils, constitue un chemin (lane).
Le regroupement de 'n' EX941AA chemin reprsentent le lien PCIe nX.

Root composant permet l'accs au EX940AA CPU, la mmoire ou tout autre priphrique.
Switch composant qui est optionnel EV089AA permet le transfert PCIe entre end point sans passer par le root.
End point sont les EV088AA priphriques d'changes.

Les donnes sont labores sous forme de paquets.
PCIe permet le contr?le 417066-001 de flux, la QoS, la virtualisation de canaux, une latence prvisible...

Dbit et bande passante :
Une paire diffrentielle 411463-251 permet un dbit de 2,5 Gbit/sec
PCIe 1x aura donc un 411462-421 dbit utile de (2,5 * 2 * 8/10)/8 = 500 Mo/sec

Le rapport 2 vient du mode full batterie hp Pavilion dv6100 Series duplex mission + rception.
Le rapport 8/10 est introduit par l'encodage 8B10B utilis.

PCIe suit le modle OSI :

* La couche PHYsique PA3672U-1BRS permet le passage des paquets en un flux srie. (PCS/PMA layer)
* La couche Data link permet batterie toshiba la gestion de l'intgrit du lien (LCRC) et le contr?le de flux.
* La couche Transaction permet les accs plus au niveau : mmoire, I/O...

Un calcul de CRC est effectue batterie toshiba Satellite E105-S1802 au niveau data link, il permet de vrifier l'intgrit des changes ce niveau.
Un deuxime calcul est ralis au niveau batterie toshiba Satellite E105-S1602 transactionnel, c'est un calcul de CRC de bout en bout (ECRC).

Si ECRC est faux, il est possible batterie toshiba Satellite E105-S1402 de demander de renvoyer nouveau le paquet.
Ceci est gr au niveau data link par un paquet DLLP (data link layer paquet) spcifique.
Les paquets de type DLLP sont transparents l'utilisateur batterie toshiba Satellite E105 qui ne voit que les paquets TLP en gnral.

DLLP sont donc des paquets de management (completion, configuration).


Software layer *data*
+-------------------+
| Transaction layer | **Header,*data*,ecrc**
+-------------------+
| Data Link Layer |
| | ***Sequence,**Header,*data*,ecrc**,lcrc***
+-------------------+
| PHYsical LAyer |
| | Start,***Sequence,**Header,*data*, batterie toshiba Satellite E100 ecrc**,lcrc***,End
+-------------------+


L'en tte du packet PCIe est de 3 4 mots de 32 bits.
La zone de charge utile, data, est de 0 1024 mots de 32 bits.
Un mot de 32 bits est appel Double Word VGP-BPS8B (DW) sachant qu'un word est un double octet et qu'un octet est compos de 8 bits.

Le niveau physique est VGP-BPS8A compos des lments suivant :

* circuit de rcupration d'horloge (cot rception), (PMA)
* SERDES, (PMA)
* embrouilleur, (PMA)
* encodage 8B/10B. VGP-BPS8 (PCS)

Le niveau data link dispose d'un "Replay Buffer" cot mission permettant de renvoyer le paquet lorsque le rcepteur dtecte des erreurs.

Diffrents types de VGP-BPL8A transactions existent :

* lecture ou d'criture du plan mmoire,
* configuration en phase VGP-BPL8 d'initialisation,
* messages permettant l'change d'vnements entre priphriques,
* achvement (completion) de la transaction.

Deux types de transactions sont batterie sony possibles : post ou non poste.
La transaction de type postebatterie sony VAIO VGN-FZ92S envoie un paquet et n'attend rien en retour : c'est comme une lettre la poste.
La transaction de type non poste qui attend un paquet d'achvement en retour : c'est comme une lettre en recommande.
Une criture mmoire sera de type post batterie sony VAIO VGN-FZ92NS alors qu'une lecture mmoire sera de type non post.


Si l'usage fait de PCIe est simple, l'utilisateur peut se brancher au niveau transactionnel.
Il faudra alors grer les paquets batterie sony VAIO VGN-FZ92HS TLP (transaction layer paquet) en mission rception.

Pour des usages plus pousss, des IP existent (cas d'un design FPGA).
PLDA permet une sur couche batterie sony VAIO VGN-FZ91S entre les paquets TLP et le niveau utilisateur.
Cette sur couche grera par exemple des accs mmoire direct DMA en mode "scatter gather" ventuellement.
Voir aussi [modifier]
Articles connexes [modifier]

* Peripheral Componentbatterie sony VAIO VGN-FZ91NS Interconnect (PCI)
* HyperTransport
* InfiniBand
* Accelerated Graphics Port (AGP)